Hinrichsen, Holger ; Ritter, G. ; Eveking, H. (2000)
False-path elimination and simplification of sequential acyclic descriptions with complex branching logic.
Konferenzveröffentlichung, Bibliographie

Blank, C. ; Ritter, G. ; Hinrichsen, H. ; Eveking, H. (2000)
Formale Verifikation der Register-Allokation.
Konferenzveröffentlichung, Bibliographie

Hinrichsen, Holger ; Ritter, G. ; Eveking, H. (1999)
Automatische Synthese und Verifikation von RISC-Prozessoren.
Konferenzveröffentlichung, Bibliographie

Hinrichsen, Holger ; Eveking, H. ; Ritter, G. (1999)
Formal synthesis for pipeline design.
Konferenzveröffentlichung, Bibliographie

Ritter, Gerd ; Hinrichsen, H. ; Eveking, H. (1999)
Formal verification of descriptions with distinct order of memory operations.
Konferenzveröffentlichung, Bibliographie

Ritter, Gerd ; Eveking, H. ; Hinrichsen, H. (1999)
Formal verification of designs with complex control by symbolic simulation.
Konferenzveröffentlichung, Bibliographie

Ritter, Gerd ; Hinrichsen, H. ; Eveking, H. (1999)
Formale Verifikation automatisch generierter Pipelinesysteme durch symbolische Simulation.
Konferenzveröffentlichung, Bibliographie