Wessely, Pia Juliane (2013)
Graphen-Transistoren: Silizium CMOS kompatible Herstellung für Anwendungen in der Nanoelektronik.
Technische Universität Darmstadt
Dissertation, Erstveröffentlichung

Kurzbeschreibung (Abstract)

Die Mikroelektronik hat sich seit der Entwicklung der ersten integrierten Schaltung in den 1960er Jahren stetig verbessert. Heutzutage ist der Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) das hauptsächlich verwendete Bauelement in digitalen elektronischen Schaltungen. Seit dieser Zeit wurden die Transistoren in jeder Technologiegeneration immer kleiner, die geometrischen Abmessungen wurden lateral und vertikal skaliert. Diese Skalierung ist nur bis zur physikalischen Grenze der Schichtdicken, respektive der minimal möglichen Kanallänge durchführbar. Um diese Technologie weiter nutzen zu können, wurde bislang das Bauelementkonzept modifiziert und mit der Skalierung fortgefahren. Parallel dazu werden neue Silizium basierte Bauelementkonzepte entwickelt, wie beispielsweise FinFETs oder Silizium-Nanodrähte. Auch Kohlenstoff basierte Elektronik ist als möglicher Nachfolger denkbar. In der Forschung konzentriert man sich im Wesentlichen auf Kohlenstoffnanoröhren-FETs (CNTFETs) und Graphen-FETs (GFETs).

Ziel dieser Arbeit ist die Herstellung von Graphen-FETs für Anwendungen in der Nanotechnologie. Die dafür benötigten Graphenschichten wachsen in-situ und transferfrei auf Siliziumdioxid mittels katalytischer chemischer Gasphasenabscheidung (CCVD). Durch geeignete Wahl der Prozessparameter können Graphen-FETs mit einlagigem, zweilagigem oder mehrlagigem Graphen hergestellt werden. Bereits nach dem Wachstumsprozess sind die Graphen-FETs einsatzfähig und direkt mittels des Katalysatorsystems kontaktierbar. Die Anordnung der Schottky-Barrieren gesteuerten Graphen-FETs auf dem Wafer erfolgt mittels konventioneller Lithographietechnik. Abhängig von dem Design der Maske für die Lithografie können derzeit über 2000 GFETs gleichzeitig hergestellt werden. Die Kombination aus AFM-Analyse, REM-Aufnahmen, TEM-Analyse, TEM-Gitterabbildung und Raman-Spektroskopie sowie der typischen Strom-Spannungs-Charakteristik für großflächiges einlagiges Graphen, belegen das Wachstum von Graphen mit dem am IHTN entwickelten Herstellungsprozess für Graphen-FETs eindeutig. Die in dieser Arbeit hergestellten zweilagigen GFETs (BiLGFETs) zeigen ein reines p-Typ Verhalten. Das Ion/Ioff-Verhältnis der BILGFETs von bis zu 1e7 ermöglicht die Verwendung von BiLGFETs für Anwendungen in der Nanotechnologie. Aufgrund der stabilen Hysterese der BiLGFETs können diese als Speicherbauelemente verwendet werden. Gelingt es einen n-Typ BiLGFET herzustellen, können BiLGFETs auch für logische Schaltkreise analog zum CMOS genutzt werden. Da das Ion/Ioff-Verhältnis der BiLGFETs bei Erhöhung von Raumtemperatur auf 200°C nur um etwa eine Größenordnung sinkt, ist es möglich, BiLGFETs für Anwendungen bei höheren Temperaturen einzusetzen und dadurch Energie für die Kühlung der Bauelemente einzusparen, desweiteren ist eine Energieersparnis durch verringerte Leckströme möglich.

Die in dieser Arbeit entwickelten Graphen basierten Bauelemente sind aus Fertigungstechnologischer Sicht einfach herzustellen. Der gesamte Herstellungsprozess ist kompatibel zur Silizium CMOS Technologie. Somit besteht die Möglichkeit, Silizium- und Graphen-Bauelemente in einem hybriden Herstellungsprozess zu realisieren. Dies hat den Vorteil, dass die neuen Graphen-FETs in die bekannte Silizium-Fertigungstechnologie integriert werden können. Gelingt es, die Graphen basierten Bauelementkonzepte weiterzuentwickeln, beispielsweise die hohe Ladungsträgerbeweglichkeit von 1e6 cm²/Vs in idealem einlagigem Graphen auch annähernd in Graphen-FETs zu erreichen, können Graphen-FETs die Nachfolge der heute verwendeten MOSFETs antreten.

Frage zum Eintrag

Redaktionelle Details anzeigen