Ecker, Wolfgang ; Mades, J. ; Schneider, T. ; Windisch, A. ; Yang, K. (1999)
A makefile generator for VHDL models under consideration of hierarchical names, identifier-visibility and identifier-hiding.
Konferenzveröffentlichung, Bibliographie
| Typ des Eintrags: | Konferenzveröffentlichung |
|---|---|
| Erschienen: | 1999 |
| Autor(en): | Ecker, Wolfgang ; Mades, J. ; Schneider, T. ; Windisch, A. ; Yang, K. |
| Art des Eintrags: | Bibliographie |
| Titel: | A makefile generator for VHDL models under consideration of hierarchical names, identifier-visibility and identifier-hiding |
| Sprache: | Englisch |
| Publikationsjahr: | 1999 |
| Reihe: | Forum of Design Languages <1999, Lyon>: Proceedings |
| Fachbereich(e)/-gebiet(e): | 18 Fachbereich Elektrotechnik und Informationstechnik |
| Hinterlegungsdatum: | 19 Nov 2008 16:22 |
| Letzte Änderung: | 05 Mär 2013 08:45 |
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