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Durability of Electrolytes Applied to Printed Field-Effect Transistors

von Seggern, Falk :
Durability of Electrolytes Applied to Printed Field-Effect Transistors.
[Online-Edition: http://tuprints.ulb.tu-darmstadt.de/6668]
Technische Universität , Darmstadt
[Dissertation], (2017)

Offizielle URL: http://tuprints.ulb.tu-darmstadt.de/6668

Kurzbeschreibung (Abstract)

Field effect transistors (FETs) are indispensable for our modern digital society, needed as basic building blocks for logical gates in all digital circuits. FETs are found in sample and hold circuits with high storage capacities and high write and read speeds and in driver circuits for active matrix displays such as large area TVs. An entire new application perspective is currently emerging in the area of printed electronics, where flexible plastic foils, papers and textiles become inexpensive substrates for novel devices. To realize circuits on such substrates, dielectrics, semiconductors and conductors with suitable morphologies as well as innovative device architectures have to be developed. Prominent among others, printed liquid electrolytes with high gate capacities in combination with printed oxide semiconductors have yielded good device performance and remarkable drain currents at low gate voltages. To be usable in everyday applications basic requirements have to be fulfilled, such as functional stability during environmental temperature changes, sufficient current output to drive more advanced electronic circuits, high switching speed and miniaturized size to allow for large packing densities. Miniaturized high current transistors with good temperature stability can open the path to many new applications for printed electronics, e.g., wearable electronics or lighting solutions, where higher currents are necessary. In this thesis in-plane indium oxide based FETs have been fabricated utilizing composite solid polymer electrolytes (CSPEs) for gating. Different CSPEs have been investigated to determine the most suitable candidate for high performance FETs concerning chemical, physical and electrical behavior. The CSPE, containing LiClO4, PVA, PC and DMSO, has been selected and printed onto an in-plane electrolyte-gated FET (EG-FET). Special attention has been drawn to the key parameters of the EG-FET like mobility, on-current, on/off-current ratio and threshold voltage tested over a wide temperature range. Especially the temperature independence of the on-current and the threshold voltage as well as the absence of hysteresis turn out to be beneficial with respect to future applicability of printed EG-FETs in electrical circuits. In order to downsize the in-plane EG-FETs and to obtain large drain currents at the same time, a vertical arrangement of the FET (v-FET) has been realized. In order to achieve this goal, SnO2 has been stacked in between two platinum electrodes to achieve the vertical source/semiconductor/drain structure, in plane with the platinum gate. The gating is realized by ink-jet printing a CSPE film covering the semiconductor channel and the gate. The CSPE, infiltrated into the porous semiconductor network, addresses the entire inner surface of the semiconductor. A channel of 45 nm is achieved by utilizing the thickness of the printed semiconductor film. A device using such geometry yields nearly ideal transistor characteristics with a clear current saturation with increasing drain voltage and a quadratic increase of the output curves with increasing gate voltage. The large drain current densities exceeding 0.1 MA/cm2 can be explained by the large channel area or channel width, which can be modeled by a large number of independent pillars forming conducting pathways between source to drain electrode. Finally, the problem of limited switching speeds of an in-plane EG-FET has been addressed. The limiting factor for such devices is clearly the large gate-to-channel distance, which limits the time to form the FET conducting channel. The characteristic time constant is determined by the ionic conductivity of the CSPE and double layer capacitance of the CSPE/semiconductor interface. In order to reduce the gate-to-channel distance, i. e., the total resistance, a back-gated EG-FET has been designed using a porous AlOx spacer with a thickness of about 300 nm and a SnO2 layer as the channel material. Due to the reduction of the gate-to-channel distance by more than two orders of magnitude a potential reduction of the the switching frequency can be shown.

Typ des Eintrags: Dissertation
Erschienen: 2017
Autor(en): von Seggern, Falk
Titel: Durability of Electrolytes Applied to Printed Field-Effect Transistors
Sprache: Englisch
Kurzbeschreibung (Abstract):

Field effect transistors (FETs) are indispensable for our modern digital society, needed as basic building blocks for logical gates in all digital circuits. FETs are found in sample and hold circuits with high storage capacities and high write and read speeds and in driver circuits for active matrix displays such as large area TVs. An entire new application perspective is currently emerging in the area of printed electronics, where flexible plastic foils, papers and textiles become inexpensive substrates for novel devices. To realize circuits on such substrates, dielectrics, semiconductors and conductors with suitable morphologies as well as innovative device architectures have to be developed. Prominent among others, printed liquid electrolytes with high gate capacities in combination with printed oxide semiconductors have yielded good device performance and remarkable drain currents at low gate voltages. To be usable in everyday applications basic requirements have to be fulfilled, such as functional stability during environmental temperature changes, sufficient current output to drive more advanced electronic circuits, high switching speed and miniaturized size to allow for large packing densities. Miniaturized high current transistors with good temperature stability can open the path to many new applications for printed electronics, e.g., wearable electronics or lighting solutions, where higher currents are necessary. In this thesis in-plane indium oxide based FETs have been fabricated utilizing composite solid polymer electrolytes (CSPEs) for gating. Different CSPEs have been investigated to determine the most suitable candidate for high performance FETs concerning chemical, physical and electrical behavior. The CSPE, containing LiClO4, PVA, PC and DMSO, has been selected and printed onto an in-plane electrolyte-gated FET (EG-FET). Special attention has been drawn to the key parameters of the EG-FET like mobility, on-current, on/off-current ratio and threshold voltage tested over a wide temperature range. Especially the temperature independence of the on-current and the threshold voltage as well as the absence of hysteresis turn out to be beneficial with respect to future applicability of printed EG-FETs in electrical circuits. In order to downsize the in-plane EG-FETs and to obtain large drain currents at the same time, a vertical arrangement of the FET (v-FET) has been realized. In order to achieve this goal, SnO2 has been stacked in between two platinum electrodes to achieve the vertical source/semiconductor/drain structure, in plane with the platinum gate. The gating is realized by ink-jet printing a CSPE film covering the semiconductor channel and the gate. The CSPE, infiltrated into the porous semiconductor network, addresses the entire inner surface of the semiconductor. A channel of 45 nm is achieved by utilizing the thickness of the printed semiconductor film. A device using such geometry yields nearly ideal transistor characteristics with a clear current saturation with increasing drain voltage and a quadratic increase of the output curves with increasing gate voltage. The large drain current densities exceeding 0.1 MA/cm2 can be explained by the large channel area or channel width, which can be modeled by a large number of independent pillars forming conducting pathways between source to drain electrode. Finally, the problem of limited switching speeds of an in-plane EG-FET has been addressed. The limiting factor for such devices is clearly the large gate-to-channel distance, which limits the time to form the FET conducting channel. The characteristic time constant is determined by the ionic conductivity of the CSPE and double layer capacitance of the CSPE/semiconductor interface. In order to reduce the gate-to-channel distance, i. e., the total resistance, a back-gated EG-FET has been designed using a porous AlOx spacer with a thickness of about 300 nm and a SnO2 layer as the channel material. Due to the reduction of the gate-to-channel distance by more than two orders of magnitude a potential reduction of the the switching frequency can be shown.

Ort: Darmstadt
Fachbereich(e)/-gebiet(e): 11 Fachbereich Material- und Geowissenschaften > Materialwissenschaft > Gemeinschaftslabor Nanomaterialien
Hinterlegungsdatum: 20 Aug 2017 19:55
Offizielle URL: http://tuprints.ulb.tu-darmstadt.de/6668
URN: urn:nbn:de:tuda-tuprints-66686
Gutachter / Prüfer: Hahn, Prof. Dr. Horst ; Aghassi, Prof. Dr. Jasmin
Datum der Begutachtung bzw. der mündlichen Prüfung / Verteidigung / mdl. Prüfung: 26 April 2017
Alternatives oder übersetztes Abstract:
AbstractSprache
Eine moderne Elektronik ohne Feldeffekttransistoren (FET) ist heute undenkbar. Diese Bauelemente agieren als elektronische Schalter in logischen Gattern und sind im Besonderen in digitalen Schaltkreisen nicht zu ersetzen. Man findet FET sowohl in „sample-and-hold“ Schaltungen für große Datenspeicher mit schnellen Lese- und Schreibzyklen als auch in großflächigen Aktiv-Matrix-Ansteuerungen, wie sie in Displays für Flachbildfernseher benötigt werden. Zur Reduktion der Fertigungskosten solcher Ansteuerungen eröffnet sich derzeit gerade ein neues Wissenschafts- und Anwendungsfeld, dass das Potenzial einer "Druckbaren Elektronik" evaluiert. Dabei werden billige und flexible Substrate wie Plastikfolien, Papier oder Textilien aber auch neue Materialien und Bauteilarchitekturen eingesetzt. Um funktionierende Bauteile herzustellen, benötigt man sowohl leitende, halbleitende als auch isolierende Materialien, die auf solche Substrate gedruckt werden können. Eine Möglichkeit ist dabei, einen leitfähigen flüssigen Elektrolyten als Gate-Dielektrikum in Kombination mit einem gedruckten oxidischen Halbleitermaterial einzusetzen. Solche Materialkombinationen ermöglichen es, sehr hohe "Drain"-Ströme bei niedrigen "Gate"-Spannungen zu erzielen. Für ein Bauteil müssen dazu einige grundlegende Voraussetzungen erfüllt sein, wie z.B. ein stabiler Betrieb bei Temperaturänderung, ein ausreichender "Output"-Strom, um elektronische Schaltkreise betreiben zu können, möglichst hohe Schaltgeschwindigkeiten und eine hohe Packungsdichte, damit solche FET in komplexeren Schaltungen auf kleinem Raum verarbeitet werden können. Bei Gelingen einer solchen Miniaturisierung unter Beibehalten der notwendigen Output-Ströme und eines stabilen Betriebs unter Temperaturänderung eröffnet sich ein neuer Markt für die Druckbare Elektronik, die z.B. Felder wie „Smart Textiles“ oder Beleuchtungsanwendungen umfasst. In dieser Arbeit wurden planare Feldeffekt-Transistoren mit einem Kanal aus Indiumoxid und einem Komposit-Polymer-Elektrolyt (engl.: composite solid polymer electrolyte (CSPE)) als Gate-Dielektrikum hergestellt. Es wurden verschiedene Komposit-Polymer-Elektrolyte analysiert, um den am besten geeigneten Elektrolyten in Bezug auf chemische, physikalische und elektrische Eigenschaften zu finden. Der letztendlich verwendete Elektrolyt setzte sich aus LiClO4, PVA, Propylencarbonat und Dimethylsulfoxid zusammen und wurde in einem planaren FET als gedrucktes Gate-Dielektrikum eingesetzt. Bei der Funktionsevaluierung wurde besonderes Augenmerk auf die Schlüsselparameter Feldeffektmobilität, on-Strom, on/off-Strom Verhältnis und Schwellspannung gelegt und deren Verhalten in einem weiten, alltagsrelevanten Temperaturbereich untersucht. Insbesondere die Temperaturunabhängigkeit von on-Strom und Schwellspannung und das Fehlen einer Strom-Hysterese in den Transfer-Kurven zeigt das Potential solcher Transistoren für zukünftige Anwendungen in komplexeren elektronischen Schaltungen. Um die geforderte Miniaturisierung der planaren FET in Kombination mit hohen Output-Strömen zu realisieren, wurde das Konzept eines vertikalen Feldeffekttransistor entwickelt und realisiert. In diesem Zusammenhang wurde ein poröser Halbleiter (SnO2) zwischen zwei parallelen Platin-Elektroden in einer Sandwich-Geometrie aufgebaut, die als Source- bzw. Drain-Elektrode agieren, was die vertikale Struktur begründet. Die Gate-Elektrode wurde wiederum in planarer Geometrie aufgebaut. Durch das Aufdrucken des CSPE auf die Gate-Elektrode und den Halbleiter und das Eindringen des CSPE in den porösen Halbleiter wird ein Schalten des Bauteils ermöglicht. Durch das Infiltrieren des CSPE in die poröse Halbleiterstruktur wird die gesamte innere Oberfläche des porösen Halbleiters kontaktiert und agiert als Transistorkanal. Auf diese Weise wurde eine Kanallänge des FET von 45 nm erzielt, was der Schichtdicke des gedruckten Halbleiters entspricht. Die hergestellten Bauteile zeigen nahezu ideale Transistorcharakteristiken, wie z.B. eine vollständige Sättigung des Drain-Stroms bei hohen Drain-Spannungen und einem quadratischen Anstieg des Drain-Stroms mit der Gate-Spannung. Die Stromdichte des Drain-Stroms erreicht dabei Werte von mehr als 105 A/cm2 und kann mit der großen Oberfläche des Transistorkanals erklärt werden, die ein Synonym für eine große Kanalbreite ist. Mit einem in dieser Arbeit verwendeten Säulen-Modell war es möglich, die nicht direkt zugängliche experimentelle Kanalbreite zu bestimmen. In einem letzten Schritt wurde die begrenzte Schaltgeschwindigkeit solcher Elektrolyt-basierter FET mit versetzter Gate-Elektrode evaluiert. Als limitierender Faktor zeigte sich hier eindeutig der große Abstand zwischen Gate-Elektrode und Kanal. Die limitierende Zeitkonstante wird in diesem Fall durch das Produkt des Gesamtwiderstandes des CSPE und der Doppelschichtkapazität der Grenzfläche zwischen CSPE und Halbleiter bestimmt. Um den Abstand zwischen Gate-Elektrode und Kanal und somit auch den Gesamtwiderstand zu reduzieren, wurde ein FET konstruiert, dessen Gate-Elektrode auf der Rückseite des Kanals angeordnet ist. Als Abstandshalter wurde eine 300 nm dicke, poröse AlOx-Schicht verwendet. Diese Bauteile zeigen sehr gute Transistoreigenschaften und der reduzierte Abstandes zwischen Gate-Elektrode und Kanal um den Faktor 100 verspricht eine Verkürzung der Schaltzeit um eben diesen Faktor.Deutsch
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