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Statistical On-Chip Communication Bus Synthesis and Voltage Scaling Under Timing Yield Constraint

Pandey, S. ; Glesner, Manfred :
Statistical On-Chip Communication Bus Synthesis and Voltage Scaling Under Timing Yield Constraint.
In: Proceedings of the Design Automation Conference (DAC), San Francisco, Kalifornien, USA, 2006 .
[Konferenz- oder Workshop-Beitrag], (2006)

Typ des Eintrags: Konferenz- oder Workshop-Beitrag (Keine Angabe)
Erschienen: 2006
Autor(en): Pandey, S. ; Glesner, Manfred
Titel: Statistical On-Chip Communication Bus Synthesis and Voltage Scaling Under Timing Yield Constraint
Sprache: Englisch
Reihe: Proceedings of the Design Automation Conference (DAC), San Francisco, Kalifornien, USA, 2006
Fachbereich(e)/-gebiet(e): Fachbereich Elektrotechnik und Informationstechnik
Hinterlegungsdatum: 20 Nov 2008 08:25
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