Pandey, S. ; Glesner, Manfred (2006)
Statistical On-Chip Communication Bus Synthesis and Voltage Scaling Under Timing Yield Constraint.
Konferenzveröffentlichung, Bibliographie
| Typ des Eintrags: | Konferenzveröffentlichung |
|---|---|
| Erschienen: | 2006 |
| Autor(en): | Pandey, S. ; Glesner, Manfred |
| Art des Eintrags: | Bibliographie |
| Titel: | Statistical On-Chip Communication Bus Synthesis and Voltage Scaling Under Timing Yield Constraint |
| Sprache: | Englisch |
| Publikationsjahr: | 2006 |
| Reihe: | Proceedings of the Design Automation Conference (DAC), San Francisco, Kalifornien, USA, 2006 |
| Fachbereich(e)/-gebiet(e): | 18 Fachbereich Elektrotechnik und Informationstechnik |
| Hinterlegungsdatum: | 20 Nov 2008 08:25 |
| Letzte Änderung: | 05 Mär 2013 09:12 |
| PPN: | |
| Export: | |
| Suche nach Titel in: | TUfind oder in Google |
 |
Frage zum Eintrag |
Optionen (nur für Redakteure)
 |
Redaktionelle Details anzeigen |
Drucken
Impressum