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A makefile generator for VHDL models under consideration of hierarchical names, identifier-visibility and identifier-hiding

Ecker, Wolfgang ; Mades, J. ; Schneider, T. ; Windisch, A. ; Yang, K. :
A makefile generator for VHDL models under consideration of hierarchical names, identifier-visibility and identifier-hiding.
In: Forum of Design Languages <1999, Lyon>: Proceedings .
[Konferenz- oder Workshop-Beitrag], (1999)

Typ des Eintrags: Konferenz- oder Workshop-Beitrag (Keine Angabe)
Erschienen: 1999
Autor(en): Ecker, Wolfgang ; Mades, J. ; Schneider, T. ; Windisch, A. ; Yang, K.
Titel: A makefile generator for VHDL models under consideration of hierarchical names, identifier-visibility and identifier-hiding
Sprache: Englisch
Reihe: Forum of Design Languages <1999, Lyon>: Proceedings
Fachbereich(e)/-gebiet(e): Fachbereich Elektrotechnik und Informationstechnik
Hinterlegungsdatum: 19 Nov 2008 16:22
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