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Untersuchung einer Herstellungstechnologie für Feldeffekt-Transistoren auf Basis von Kohlenstoffnanoröhren

Keyn, Martin (2018):
Untersuchung einer Herstellungstechnologie für Feldeffekt-Transistoren auf Basis von Kohlenstoffnanoröhren.
Darmstadt, Technische Universität, [Online-Edition: https://tuprints.ulb.tu-darmstadt.de/7660],
[Ph.D. Thesis]

Abstract

Seit der Erfindung der integrierten Schaltung in den 1960er Jahren wird die Skalierung elektronischer Bauelemente dem Postulat von Moore folgend immer weiter vorangetrieben. Die Skalierung des wichtigsten Bauelements der Mikro- und Nanoelektronik, des Metall–Oxid–Halbleiter-Feldeffekt-Transistors (MOSFET), wird dabei in absehbarer Zeit an Grenzen stoßen, da unter anderem durch zunehmende Kurzkanal-Effekte und Leckströme der Zugewinn der Skalierung mehr und mehr reduziert wird. Das ultimative Limit für die Skalierung stellt letztendlich der unterhalb von etwa 5 nm Abstand zwischen Source und Drain einsetzende direkte Tunnelstrom dar. Technologische Hindernisse, Probleme der Zuverlässigkeit und erschwerte Prozessbeherrschbarkeit sowie insbesondere die stets zwingend erforderliche Wirtschaftlichkeit der Technologieerweiterungen verlangsamen zusätzlich die Fortführung der Silizium-basierten Skalierung. Die Entwicklung neuer Ansätze und alternativer Technologien ist daher gefragt. Eine solche Technologie stellt der Kohlenstoffnanoröhren-Feldeffekt-Transistor (CNTFET) dar, der in Form einer Hybrid-Technologie auf Basis von Silizium und Kohlenstoff realisiert werden kann. Der CNTFET ersetzt dabei das Silizium im Bereich des Kanals, also den aktiven, über den Feldeffekt gesteuerte Teil des Transistors, durch halbleitende einwandige Kohlenstoffnanoröhren (SWNTs).

Eine Herstellungstechnologie für CNTFETs ist am Institut für Halbleitertechnik und Nanoelektronik (IHTN) verfügbar. Diese nutzt das in situ-Wachstum von CNTs auf Basis der katalytisch-chemischen Gasphasenabscheidung (CCVD), wobei Methan als Kohlenstoffquelle verwendet wird. Der metallische Aluminium/Nickel-Katalysator wird zuvor durch eine Temperung in Stickstoff-Atmosphäre in nanoskalige Nickel-Cluster und ein dielektrisches Aluminiumoxid transformiert ("sacrificial catalyst"). Source/Drain-Kontakte aus Palladium werden mittels der Lift off-Technik direkt auf die gewachsenen CNTs strukturiert. Die resultierenden Bauelemente zeigen unter Nutzung der Waferrückseite als globale Backgate-Elektrode unipolares p-MOS-Verhalten.

In dieser Arbeit werden auf Basis des vorhandenen Aluminium/Nickel-Katalysators Variationen von Prozessparametern der Temperung und des CCVD-Schritts mit dem Ziel durchgeführt, möglichst viele und möglichst dünne SWNTs zu wachsen. Der Einfluss auf die Cluster-Bildung und das CNT-Wachstum wird durch topologische Untersuchungen mittels Rasterkraftmikroskopie (AFM) bewertet. Dabei können hohe Heizraten der Temperung, eine Cluster-Bildungs-Temperatur von 920°C, die Verwendung von Argon anstelle von Stickstoff als Inertgas und eine Sauerstoff-Plasmabehandlung des Katalysators als zielführend ermittelt werden.

Ein Testchip-Layout und ein modifizierter Katalysator werden im Verlauf der Arbeit eingeführt. Dieser Katalysator nutzt die Atomlagenabscheidung (ALD) zur direkten Herstellung einer Aluminiumoxid-Schicht, die als Untergrund für die Nickel-Schicht dient. Das Testchip-Layout ist in der Größenordnung von Mikrometern gehalten, wobei die vorgesehenen Transistoren nominale Kanalweiten im Bereich von Millimetern aufweisen. Durch die großen Kanalweiten soll eine elektrische Parallelisierung von CNTs ermöglicht werden, um eine Skalierung des On-Stroms der Transistoren zu erreichen.

Auf Basis des neuen Testchip-Layouts, des modifizierten Katalysators und des bekannten CCVD-Prozesses wird auf einem Substrat mit 100 nm Trocken-Oxid eine statistische Untersuchung an über 1.500 Bauelementen durchgeführt. Die untersuchten Transistoren weisen nominale Kanalweiten von 20 µm und 470 µm sowie Längen von 4 µm auf. Diese Untersuchung ergibt eine Korrelation zwischen der nominalen Kanalweite und der Ausbeute an funktionalen Bauelementen bzw. deren Schaltverhalten. Für die große Kanalweite werden hohe Ausbeuten, aber nur geringes Schaltverhalten der Transistoren beobachtet. Für die kleine Kanalweite dagegen wird eine schlechtere Ausbeute erzielt, jedoch weisen die funktionalen Bauelemente ein hohes Schaltverhalten auf. On-Ströme von bis zu 3 µA bei Vds = −500 mV und ein Schaltverhalten mit einem On/Off-Verhältnis von bis zu sieben Größenordnungen können für beide nominalen Kanalweiten beobachtet werden. Hierbei beträgt die geringste ermittelte Unterschwellensteigung 120 mV/dec. Die mit dem neuen Testchip-Layout angestrebte Skalierung des On-Stroms kann derzeit somit bestenfalls eingeschränkt nachgewiesen werden.

Item Type: Ph.D. Thesis
Erschienen: 2018
Creators: Keyn, Martin
Title: Untersuchung einer Herstellungstechnologie für Feldeffekt-Transistoren auf Basis von Kohlenstoffnanoröhren
Language: German
Abstract:

Seit der Erfindung der integrierten Schaltung in den 1960er Jahren wird die Skalierung elektronischer Bauelemente dem Postulat von Moore folgend immer weiter vorangetrieben. Die Skalierung des wichtigsten Bauelements der Mikro- und Nanoelektronik, des Metall–Oxid–Halbleiter-Feldeffekt-Transistors (MOSFET), wird dabei in absehbarer Zeit an Grenzen stoßen, da unter anderem durch zunehmende Kurzkanal-Effekte und Leckströme der Zugewinn der Skalierung mehr und mehr reduziert wird. Das ultimative Limit für die Skalierung stellt letztendlich der unterhalb von etwa 5 nm Abstand zwischen Source und Drain einsetzende direkte Tunnelstrom dar. Technologische Hindernisse, Probleme der Zuverlässigkeit und erschwerte Prozessbeherrschbarkeit sowie insbesondere die stets zwingend erforderliche Wirtschaftlichkeit der Technologieerweiterungen verlangsamen zusätzlich die Fortführung der Silizium-basierten Skalierung. Die Entwicklung neuer Ansätze und alternativer Technologien ist daher gefragt. Eine solche Technologie stellt der Kohlenstoffnanoröhren-Feldeffekt-Transistor (CNTFET) dar, der in Form einer Hybrid-Technologie auf Basis von Silizium und Kohlenstoff realisiert werden kann. Der CNTFET ersetzt dabei das Silizium im Bereich des Kanals, also den aktiven, über den Feldeffekt gesteuerte Teil des Transistors, durch halbleitende einwandige Kohlenstoffnanoröhren (SWNTs).

Eine Herstellungstechnologie für CNTFETs ist am Institut für Halbleitertechnik und Nanoelektronik (IHTN) verfügbar. Diese nutzt das in situ-Wachstum von CNTs auf Basis der katalytisch-chemischen Gasphasenabscheidung (CCVD), wobei Methan als Kohlenstoffquelle verwendet wird. Der metallische Aluminium/Nickel-Katalysator wird zuvor durch eine Temperung in Stickstoff-Atmosphäre in nanoskalige Nickel-Cluster und ein dielektrisches Aluminiumoxid transformiert ("sacrificial catalyst"). Source/Drain-Kontakte aus Palladium werden mittels der Lift off-Technik direkt auf die gewachsenen CNTs strukturiert. Die resultierenden Bauelemente zeigen unter Nutzung der Waferrückseite als globale Backgate-Elektrode unipolares p-MOS-Verhalten.

In dieser Arbeit werden auf Basis des vorhandenen Aluminium/Nickel-Katalysators Variationen von Prozessparametern der Temperung und des CCVD-Schritts mit dem Ziel durchgeführt, möglichst viele und möglichst dünne SWNTs zu wachsen. Der Einfluss auf die Cluster-Bildung und das CNT-Wachstum wird durch topologische Untersuchungen mittels Rasterkraftmikroskopie (AFM) bewertet. Dabei können hohe Heizraten der Temperung, eine Cluster-Bildungs-Temperatur von 920°C, die Verwendung von Argon anstelle von Stickstoff als Inertgas und eine Sauerstoff-Plasmabehandlung des Katalysators als zielführend ermittelt werden.

Ein Testchip-Layout und ein modifizierter Katalysator werden im Verlauf der Arbeit eingeführt. Dieser Katalysator nutzt die Atomlagenabscheidung (ALD) zur direkten Herstellung einer Aluminiumoxid-Schicht, die als Untergrund für die Nickel-Schicht dient. Das Testchip-Layout ist in der Größenordnung von Mikrometern gehalten, wobei die vorgesehenen Transistoren nominale Kanalweiten im Bereich von Millimetern aufweisen. Durch die großen Kanalweiten soll eine elektrische Parallelisierung von CNTs ermöglicht werden, um eine Skalierung des On-Stroms der Transistoren zu erreichen.

Auf Basis des neuen Testchip-Layouts, des modifizierten Katalysators und des bekannten CCVD-Prozesses wird auf einem Substrat mit 100 nm Trocken-Oxid eine statistische Untersuchung an über 1.500 Bauelementen durchgeführt. Die untersuchten Transistoren weisen nominale Kanalweiten von 20 µm und 470 µm sowie Längen von 4 µm auf. Diese Untersuchung ergibt eine Korrelation zwischen der nominalen Kanalweite und der Ausbeute an funktionalen Bauelementen bzw. deren Schaltverhalten. Für die große Kanalweite werden hohe Ausbeuten, aber nur geringes Schaltverhalten der Transistoren beobachtet. Für die kleine Kanalweite dagegen wird eine schlechtere Ausbeute erzielt, jedoch weisen die funktionalen Bauelemente ein hohes Schaltverhalten auf. On-Ströme von bis zu 3 µA bei Vds = −500 mV und ein Schaltverhalten mit einem On/Off-Verhältnis von bis zu sieben Größenordnungen können für beide nominalen Kanalweiten beobachtet werden. Hierbei beträgt die geringste ermittelte Unterschwellensteigung 120 mV/dec. Die mit dem neuen Testchip-Layout angestrebte Skalierung des On-Stroms kann derzeit somit bestenfalls eingeschränkt nachgewiesen werden.

Place of Publication: Darmstadt
Divisions: 18 Department of Electrical Engineering and Information Technology
18 Department of Electrical Engineering and Information Technology > Institute for Semiconductor Technology and Nano-Electronics
Date Deposited: 26 Aug 2018 19:55
Official URL: https://tuprints.ulb.tu-darmstadt.de/7660
URN: urn:nbn:de:tuda-tuprints-76606
Referees: Schwalke, Prof. Dr. Udo and Mikolajick, Prof. Dr. Thomas
Refereed / Verteidigung / mdl. Prüfung: 20 June 2018
Alternative Abstract:
Alternative abstract Language
Since the invention of the integrated circuit in the 1960's, the scaling of electronic devices has been pushed further and further by obeying Moore’s paradigm. This will reach its limits in the near future for the most important device in micro and nano electronics, i.e. the metal-oxide-insulator field-effect transistor (MOSFET), due to short channel effects and leakage currents degrading scaling gains. The ultimate limit for scaling will be reached at a distance of approximately 5 nm between source and drain where direct tunneling will occur. Technological pitfalls, issues of reliability, demanding process control as well as the always essential profitability of technological advances will hinder further silicon-based scaling. Therefore new concepts and alternative technologies are urgently needed. Such a technology could come in shape of the carbon nanotube field-effect transistor (CNTFET), which can be fabricated based on a hybrid technology of silicon and carbon. The CNTFET substitutes the silicon channel, i.e. the active, via field-effect controlled part of the transistor, with a semi-conducting single-walled nanotube (SWNT). A technology to fabricate CNTFETs is available at the Institute for Semiconductor Technology and Nanoelectronics (ISTN). It utilizes in situ growth of CNTs by means of catalytic chemical vapor deposition (CCVD) and uses methane as carbon source. The metallic aluminum/nickel catalyst is prior annealed in nitrogen to form nano-scaled clusters and a dielectric aluminum oxide ("sacrificial catalyst"). Palladium source/drain contacts are then directly patterned onto the grown CNTs using the lift off technique. The resulting devices demonstrate unipolar p-MOS behavior utilizing the wafer backside as a global backgate electrode. In this work, on the basis of the existing aluminum/nickel catalyst, variations of process parameters of the annealing and the CCVD step are carried out with the aim to grow as many and as thin as possible SWNTs. The effect on the cluster formation and CNT growth is evaluated by topological investigations by means of atomic force microscopy (AFM). Here, increased heat rates for annealing, a cluster formation temperature of 920°C, the utilization of argon instead of nitrogen as inert gas and an oxygen plasma treatment of the catalyst are found to be productive. Furthermore, a new test-chip layout and modified catalyst are developed. The catalyst utilizes atomic layer deposition (ALD) to directly grow a layer of aluminum oxide which serves as a underlayer for the nickel. The layout’s critical dimensions are in the micrometer range and transistors with nominal channel widths in the millimeter range are designed. Those great channel widths shall enabled electrical parallelization of CNTs to make scaling of the transistor On-currents possible. Using the new test-chip layout, the modified catalyst and the known CNT growth process on a substrate with 100 nm of silicon oxide a statistical study is carried out on over 1,500 devices. Those transistors have nominal channel widths of 20 µm and 470 µm, respectively, and lengths of 4 µm. The study reveals a correlation of nominal channel width and the yield of functional devices as well as their switching behavior. For the big channel width a high yield of functional devices is obtained, but those devices only show poor switching behavior. On the contrary, for the small channel width only a low yield is obtained, but those devices show good switching behavior. On-currents of up to 3 µA at Vds = −500 mV and switching with an on/off ration of up to seven orders of magnitude of current can be observed for both nominal channel widths. Here, the minimal subthreshold slope has a value of 120 mV/dec. The scaling of the On-current which is intended by the new test-chip layout is only very limitedly reached at this point.English
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